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    • 专利摘要:
    EineHalbleiterspeichervorrichtung zur Korrektur eines Tastverhältnisseseines Taktsignal weist Folgendes auf: einen ersten Taktpuffer zumEmpfang eines externen Taktsignals über einen nicht-invertierenden Anschlussdes ersten Taktpuffers und zum Empfang eines externen Taktbalkensignals über eineninvertierenden Anschluss des ersten Taktpuffers, um dadurch einerstes Takteingabesignal auszugeben; einen zweiten Taktpuffer zum Empfangdes externen Taktbalkensignals überden nicht-invertierenden Anschluss des ersten Taktpuffers und zumEmpfang des externen Taktsignals über den invertierenden Anschlussdes ersten Taktpuffers, um dadurch ein zweites Takteingabesignalauszugeben; und einen Verzögerungsregelkreis(DLL), welcher das erste Takteingabesignal und das zweite Takteingabesignalempfängt,um dadurch ein tastkorrigiertes Taktsignal zu erzeugen.
    公开号:DE102004031448A1
    申请号:DE200410031448
    申请日:2004-06-29
    公开日:2005-06-02
    发明作者:Jong-Tae Ichon Kwak
    申请人:SK Hynix Inc；
    IPC主号:G06F1-06
    专利说明:
    [0001] Dievorliegende Erfindung betrifft einen Verzögerungsregelkreis (DLL), undinsbesondere eine Vorrichtung und ein Verfahren zur Kompensationeiner Verschiebung zwischen einem internen Taktsignal und einemexternen Taktsignal und zur Korrektur eines Tastfehlers.
    [0002] ImAllgemeinen wird ein Verzögerungsregelkreis(DLL) füreine synchrone Halbleiterspeichervorrichtung benutzt, um ein internesTaktsignal mit einem externen Taktsignal zu synchronisieren. Beider Halbleiterspeichervorrichtung werden Datenzugriffsvorgänge, wiebeispielsweise solche wie ein Lesevorgang und ein Schreibvorgang,synchron mit ansteigenden und abfallenden Flanken des externen Taktsignalsdurchgeführt.
    [0003] Daes eine Zeitverzögerunggibt, während dasexterne Taktsignal in die synchrone Halbleiterspeichervorrichtungeingegeben wird, wird die DLL zur Synchronisation des internen Taktsignalsmit dem externen Taktsignal eingesetzt, indem sie die Zeitverzögerung zwischendem internen Taktsignal und dem externen Taktsignal kompensiert.
    [0004] Jedochim Fall einer synchronen Halbleiterspeichervorrichtung mit doppelterDatenrate (DDR), werden die Datenzugriffsvorgänge bei beiden Flanken, nämlich beieiner ansteigenden und einer abfallenden Flanke des internen Taktsignalsausgeführt. Daherist es erforderlich, dass das interne Tatksignal ein Schalt- bzw.Tastverhältnisvon 50% aufweist.
    [0005] ZurKompensation einer Taktverschiebung zwischen dem internen Taktsignalund dem externen Taktsignal sowie zur Korrektur eines Tastverhältnissessind verschiedene Techniken bzw. Verfahren der DLL eingeführt worden.
    [0006] ZumBeispiel ist in einem Artikel von Jong-Tae Kwak et al. mit dem Titel „Low CostHigh Performance Register-Controlled Digital DLL for 1 Gbps x32DDR SDRAM", SOVC(Symposium On VLSI Circuits) (09. Juni 2003), eine DLL zur Korrektur derTaktverschiebung und des Tastverhältnisses durch Verzögerung desexternen Taktsignals unter Verwendung von zwei Verzögerungsleitungenvorgestellt worden.
    [0007] 1 ist ein Blockdiagramm,das eine herkömmlicheDLL darstellt, die in einer am 30. Dezember 2002 angemeldeten gleichzeitiggenutzten anhängigenAnmeldung U.S. Ser. No. 10/331412 mit dem Titel „DIGITAL DLL APPARATUS FORCORRECTING DUTY CYCLE AND METHOD THEROF" offenbart ist, welche hierin durchBezugnahme aufgenommen ist.
    [0008] Wiedargestellt ist, weist die herkömmliche DLLFolgendes auf: einen Puffer 110, eine Verzögerungsleitungseinheit 120,eine Tastfehler-Steuereinrichtung 130, eine erste Verzögerungsmodelleinheit 140,einen ersten direkten Phasenabtaster 150, eine zweite Verzögerungsmodelleinheit 160 undeinen zweiten direkten Phasenabtaster 170.
    [0009] DiePuffer 110 empfängtein externes Taktsignal ext_clk und erzeugt ein erstes internesTaktsignal, das an einer Flanke des ersten internen Taktsignalsaktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitung 120 eingegeben.
    [0010] DieVerzögerungsleitung 120 empfängt das ersteinterne Taktsignal und empfängtebenfalls ein erstes und ein zweites Abtastsignal von dem ersten unddem zweiten direkten Phasenabtaster 150 und 170.Die Verzögerungsleitung 120 verzögert daserste interne Taktsignal basierend auf dem ersten und zweiten Abtastsignalund gibt ein erstes verzögertes internesTaktsignal intclk1 und ein zweites verzögertes internes Taktsignalintclk2 an die Tastfehler-Steuereinrichtung 130 aus.
    [0011] ImDetail beinhaltet die Verzögerungsleitung 120 eineerste Steuereinrichtung 121, eine erste Verzögerungsleitung 122,eine zweite Steuereinrichtung 123 und eine zweite Verzögerungsleitung 124.
    [0012] ZurSteuerung eines Verzögerungsbetrags gemäß des erstenAbtastsignals gibt die erste Steuereinrichtung 121 einerstes Steuersignal an die erste Verzögerungsleitung 122 aus.
    [0013] Dieerste Verzögerungsleitung 122 empfängt daserste Steuersignal und das erste interne Taktsignal. Das erste interneTaktsignal wird gemäß dem erstenSteuersignal in der Verzögerungsleitung 122 verzögert. Dasbedeutet, dass die erste Verzögerungsleitung 122 daserste verzögerteinterne Taktsignal iclk1 durch Verzögerung des ersten internen Taktsignalsgemäß dem erstenSteuersignal erzeugt. Das erste verzögerte interne Taktsignal iclk1wird an die Tastfehler-Steuereinrichtung 130 ausgegeben.
    [0014] ZurSteuerung eines Verzögerungsbetrags gemäß des zweitenAbtastsignals gibt die zweite Steuereinrichtung 123 einzweites Steuersignal an die zweite Verzögerungsleitung 124 aus.
    [0015] Diezweite Verzögerungsleitung 124 empfängt daszweite Steuersignal und das erste interne Taktsignal. Die zweiteVerzögerungsleitung 124 verzögert daserste interne Taktsignal basierend auf dem zweiten Steuersignal.Dann wird das erste interne Taktsignal invertiert und als das zweiteverzögerte interneTaktsignal iclk2 ausgegeben. Das zweite verzögerte interne Taktsignal iclk2wird an die Tastfehler-Steuereinrichtung 130 ausgegeben.
    [0016] DieTastfehler-Steuereinrichtung 130 empfängt das erste und das zweiteinterne Taktsignal iclk1 und iclk2. Die Tastfehler-Steuereinrichtung 130 erzeugtein erstes tastgesteuertes Taktsignal int_clk und ein zweites tastgesteuertesTaktsignal int_clk2' durchVerschiebung von abfallenden Flanken des ersten und des zweitentastgesteuerten Taktsignals int_clk und int_clk2' zu einer Mitte der abfallenden Flankendes ersten und des zweiten tastgesteuerten Taktsignals int_clk undintclk2' hin. Nachdemdas erste und das zweite tastgesteuerte Taktsignal int_clk und int_clk2' durch Verschiebungihrer abfallenden Flanken wie oben beschrieben in ihrer Tastungbzw. in ihrem Tastverhältniskorrigiert worden sind, weisen sie hierbei ein Tastverhältnis von50% auf. Das erste und das zweite tastgesteuerte Taktsignal int_clkund int_clk2' wirdjeweils an die erste und die zweite Verzögerungsmodelleinheit 140 und 160 ausgegeben.
    [0017] DieTastfehler-Steuereinrichtung 130 weist einen ersten Phasenabtaster 131,eine Mischer-Steuereinrichtung 132,einen ersten Phasenmischer 133 und einen zweiten Phasenmischer 134 auf.
    [0018] Daserste und das zweite verzögerteinterne Taktsignal intclk1 und intclk2 wird jeweils invertiert undin den ersten Phasenabtaster 131 eingegeben. Der erstePhasenabtaster 131 vergleicht Phasen der abfallenden Flankendes ersten und des zweiten verzögerteninternen Taktsignals intclk1 und intclk2 zur Festlegung der voreilendenabfallenden Flanke von beiden; und erzeugt dann ein Phasenabtastsignal basierendauf dem Vergleichsergebnis. Das Phasenabtastsignal wird an die Mischer-Steuereinrichtung 132 ausgegeben.
    [0019] DieMischer-Steuereinrichtung 132 empfängt das Phasenabtastsignalzur Festlegung einer Gewichtung k gemäß dem Phasenabtastsignal, welche eineDifferenz zwischen abfallenden Flanken des ersten und des zweitenverzögerteninternen Taktsignals intclk1 und intclk2 enthält. Die Gewichtung k wird anden ersten und den zweiten Phasenmischer 133 und 134 ausgegeben.Die Gewichtung k beinhaltet die mehrfache Anzahl von Gewichtungssignalen.
    [0020] Dererste Phasenmischer 133 empfängt die Gewichtung k, das ersteund das zweite verzögerte interneTaktsignal intclk1 und intclk2. Der erste Phasenmischer 133 berechneteinen Differenzwert durch Subtraktion der Gewichtung k von der Zahl1. Durch Anwendung des Differenzwerts auf das erste verzögerte interneTaktsignal intclk1 und durch Anwendung der Gewichtung k auf daszweite verzögerteinterne Taktsignal intclk2 erzeugt der erste Phasenmischer 133 einerstes tastgesteuertes Taktsignal int_clk. Das erste tastgesteuerteTaktsignal int_clk wird an die erste Verzögerungsmodelleinheit 140 ausgegeben.
    [0021] Derzweite Phasenmischer empfängtdie Gewichtung k und errechnet einen Differenzwert durch Subtraktionder Gewichtung k von der Zahl 1. Der zweite Phasenmischer 134 erzeugtein zweites tastgesteuertes Taktsignal intclk2' durch Anwendung der Gewichtung k aufdas erste verzögerteinterne Taktsignal intclk1 und durch Anwendung des Differenzwertsauf das zweite verzögerteinterne Taktsignal intclk2. Der zweite Phasenmischer 134 gibtdas zweite tastgesteuerte Taktsignal intclk2' an die zweite Verzögerungsmodelleinheit 160 aus.
    [0022] Wieoben beschrieben ist, wird hierbei das erste und das zweite tastgesteuerteTaktsignale int_clk1 und intclk2' durchVerschiebung ihrer abfallenden Flanken zu einer Mitte ihrer abfallendenFlanken hin erzeugt; und eine Richtung und ein Betrag der Verschiebungwird durch die Gewichtung k und den Differenzwert festgelegt.
    [0023] Dieerste Verzögerungsmodelleinheit 140 empfängt daserste tastgesteuerte Taktsignal int_clk und schätzt einen Verzögerungsbetrag,der erzeugt wurde, währenddas externe Taktsignal ext_clk die herkömmliche DLL durchlief, um alsdas erste und das zweite tastgesteuerte Taktsignal int_clk und intclk2' ausgegeben zu werden.Die erste Verzögerungsmodelleinheit 140 erzeugtein erstes kompensiertes Taktsignal iclk1 basierend auf dem geschätzten Verzögerungsbetragund gibt das erste kompensierte Taktsignal iclk1 an den ersten direktenPhasenabtaster 150 aus.
    [0024] Dererste direkte Phasenabtaster 150 empfängt das externe Taktsignalext_clk und erzeugt das erste Abtastsignal durch Vergleich des externenTaktsignals ext_clk mit dem ersten kompensierten Taktsignal iclk1.Der erste direkte Phasenabtaster 150 gibt das erste Abtastsignalan die Verzögerungsleitungseinheit 120 aus.
    [0025] Diezweite Verzögerungsmodelleinheit 160 empfängt daszweite tastgesteuerte Taktsignal intclk2' und schätzt einen Verzögerungsbetrag,der erzeugt wurde, währenddas zweite tastgesteuerte Taktsignal intclk2' zu einem Dateneingabe-/ausgabeanschluss(DQ-Anschluss) läuft.Die zweite Verzögerungsmodelleinheit 160 erzeugtein zweites kompensiertes Taktsignal iclk2 basierend auf dem geschätzten Verzögerungsbetragund gibt das zweite kompensierte Taktsignal iclk2 an den zweitendirekten Phasenabtaster 170 aus.
    [0026] Derzweite direkte Phasenabtaster 170 empfängt das externe Taktsignalext_clk und erzeugt das zweite Abtastsignal durch Vergleich desexternen Taktsignals ext_clk mit dem zweiten kompensierten Taktsignaliclk2. Der zweite direkte Phasenabtaster 170 gibt das zweiteAbtastsignal an die Verzögerungsleitungseinheit 120 aus.
    [0027] 2 ist ein Impulsdiagramm,welches Vorgängeder herkömmlichenDLL nach 1 darstellt.
    [0028] DieVorgängeder herkömmlichenDLL werden unten mit Bezugnahme auf die 1 und 2 beschrieben.
    [0029] Zuerstgibt der Puffer 110 das erste interne Taktsignal aus, wenndas externe Taktsignal ext_clk in den Puffer 110 eingegebenwird. Die Verzögerungseinheit 120 erzeugtdas erste und das zweite verzögerteinterne Taktsignal intclk1 und intclk2, indem sie die interne Taktsignaleverzögert.Wie in 2 dargestelltist, ist eine ansteigende Flanke des ersten verzögerten internen Taktsignalsintclk1 mit der des zweiten verzögerteninternen Taktsignals intclk2 synchronisiert, aber eine abfallendeFlanke des ersten verzögerteninternen Taktsignals intclk1 ist nicht mit der des zweiten verzögerten internen Taktsignalsintclk2 synchronisiert, wodurch ein Tastfehler entsteht.
    [0030] Daserste und das zweite verzögerteinterne Taktsignal intclk1 und intclk2 werden in den ersten Phasenabtaster 131 eingegeben,und der erste Phasenabtaster 131 tastet eine Phasendifferenzzwischen dem ersten und dem zweiten verzögerten internen Taktsignalintclk1 und intclk2 ab. Eine Mischer-Steuereinheit 132 empfängt diePhasendifferenz und erzeugt die Gewichtung k basierend auf der Phasendifferenzzur Verschiebung der abfallenden Flanken des ersten verzögerten internenTaktsignals intclk1 und des zweiten verzögerten internen Taktsignalsintclk2. Das bedeutet, dass die Gewichtung k zur Verschiebung vonzwei abfallenden Flanken des ersten verzögerten internen Taktsignals intclk1und des zweiten verzögerteninternen Taktsignals intclk2 zu einer Mitte der abfallenden Flanken vonintclk1 und intclk2 hin gesteuert wird.
    [0031] MitBezugnahme auf 2 mussmehr Gewicht auf das zweite verzögerteinterne Taktsignal intclk2 als auf das erste verzögerte interneTaktsignal intclk1 zur Kompensation der Phasendifferenz der beidenabfallenden Flanken des ersten und des zweiten verzögerten internenTaktsignals intclk1 und intclk2 gelegt werden. In einem Fall, indem eine großeTaktimpulsweite des ersten internen Taktsignals intclk1 größer istals die des in 2 gezeigtenzweiten internen Taktsignals intclk2, ist die dem zweiten verzögerten internenTaktsignal intclk2 zugemessene Gewichtung größer als 0,5.
    [0032] EinWert der Gewichtung k wird anfänglich aufNull gesetzt und wird stufenweise nach und nach von einem Zeitablaufan erhöht,wenn ansteigende Flanken des ersten kompensierten Taktsignals iclk1 unddes zweiten kompensierten Taktsignals iclk2 mit einer ansteigendenFlanke des externen Taktsignals ext_clk synchronisiert sind. Jedesmal,wenn die Gewichtung k ansteigt, wird die abfallende Flanke des vondem ersten Phasenmischer 133 ausgegebenen ersten tastgesteuertenTanksignals int_clk zu der Mitte der zwei abfallenden Flanken desersten und des zweiten verzögerteninternen Taktsignals intclk1 und intclk2 hin nach und nach verschoben,und eine abfallende Flanke des von dem zweiten Phasenmischer 134 ausgegebenenzweiten tastgesteuerten Taktsignals intclk2' wird auch zu der Mitte der beiden abfallendenFlanken von intclk1 und intclk2 hin nach und nach verschoben. Durchdie oben erläutertenVorgängeweist jedes von den beiden tastgesteuerten Taktsignalen, nämlich int_clkund intclk2', 50%eines Tastverhältnissesauf.
    [0033] Wieoben erwähntmuss der Gewichtungswert von mehr als 0,5 zur Verschiebung der abfallendenFlanken des ersten und des zweiten verzögerten internen Taktsignalsintclk1 und intclk2 bei dem ersten und dem zweiten Phasenmischer 133 und 134 demzweiten verzögerteninternen Taktsignal intclk2 zugemessen werden, wenn eine große Taktimpulsweitedes ersten internen Taktsignals intclk1 größer ist als die des zweiteninternen Taktsignals intclk2, wie in 2 dargestelltist. Wenn die ansteigende Flanke des ersten verzögerten internen Taktsignals intclk1der abfallenden Flanke des zweiten verzögerten internen Taktsignalsintclk2 voreilt, kann die Gewichtung k des ersten Phasenmischers 133 aufden Wert 0,6 gesetzt werden, und die Gewichtung k des zweiten Phasenmischers 134 kannauf den Wert 0,4 gesetzt werden.
    [0034] Wennin dem oben erwähntenFall eine auf das zweite verzögerteinterne Taktsignal intclk2 angewandte Gewichtung 0,6 beträgt, beträgt eineauf das erste verzögerteinterne Taktsignal intclk1 angewandte Gewichtung 0,4 (= 1 – 0,6).Wenn in dem zweiten Phasenmischer 134 eine auf das ersteverzögerteinterne Taktsignal intclk1 angewandte Gewichtung 0,4 beträgt, beträgt in dieserWeise ebenso eine auf das zweite verzögerte interne Taktsignal intclk2angewandte Gewichtung 0,6 (= 1 – 0,4).Da in dem oben angegebenen Fall die ansteigenden Flanken des erstenund des zweiten verzögerteninternen Taktsignals intclk1 und intclk2 identische Phasen aufweisen,sind die ansteigenden Flanken des ersten und des zweiten verzögerten internenTaktsignals intclk1 und intclk2 nicht kompensiert. Wenn jedoch dieansteigenden Flanken des ersten und des zweiten verzögerten internenTaktsignals intclk1 und intclk2 unterschiedlich sind, werden siekompensiert, um die beiden abfallenden Flanken zu synchronisieren.
    [0035] 3 ist ein schematischerSchaltplan, der Ausgangsanschlüsseder ersten und der zweiten Verzögerungsleitung 122 und 124 darstellt.
    [0036] Wiegezeigt ist, sind jeweils zwei und drei in Reihe verbundene Inverteran die Ausgangsanschlüsseder ersten und der zweiten Verzögerungsleitung 122 und 124 angeschlossen.
    [0037] Wieoben erwähntist, weisen das erste und das zweite verzögerte interne Taktsignal intclk1und intclk1 eine gegensätzlichePhase auf, wenn sie von der ersten und der zweiten Verzögerungsleitung 122 und 124 erzeugtworden sind, das heißt,wenn ein Tastverhältnisdes ersten verzögerteninternen Taktsignals intclk1 60% beträgt, beträgt ein Tastverhältnis deszweiten verzögerteninternen Taktsignals intclk1 40%.
    [0038] Jedochauf Grund von einigen Variationen der mit den Ausgangsanschlüssen derersten und der zweiten Verzögerungsleitung 122 und 124 verbundenenInverter, beispielsweise ein Herstellungsprozess, eine Spannungund eine Temperatur, könnendas erste und das zweite verzögerteinterne Taktsignals intclk1 und intclk1 keine gegensätzlichenTaktverhältnisseaufweisen. Daher kann eine Leistungsfähigkeit der herkömmlichenDLL auf Grund des oben angegebenen Problems vermindert sein.
    [0039] Daherist es eine Aufgabe der vorliegenden Erfindung, eine DLL und einVerfahren zum Synchronisieren eines internen Taktsignals mit einemexternen Taktsignal und zur Korrektur eines Tastverhältnissesdes internen Taktsignals zu schaffen.
    [0040] In Übereinstimmungmit einer Ausführungsformder vorliegenden Erfindung ist eine Halbleitervorrichtung vorgesehen,welche Folgendes aufweist: einen ersten Taktpuffer zum Empfang einesexternen Taktsignals übereinen nicht-invertierenden Anschluss des ersten Taktpuffers undzum Empfang eines externen Taktbalkensignals über einen invertierenden Anschlussdes ersten Taktpuffers, um dadurch ein erstes Takteingabesignalauszugeben; einen zweiten Taktpuffer zum Empfang des externen Taktbalkensignals über dennichtinvertierenden Anschluss des ersten Taktpuffers und zum Empfangdes externen Taktsignals überden invertierenden Anschluss des ersten Taktpuffers, um dadurchein zweites Takteingabesignal auszugeben; und einen Verzögerungsregelkreis(DLL) zum Empfang des ersten Takteingabesignals und des zweitenTakteingabesignals, um dadurch ein tastkorrigiertes Taktsignal zuerzeugen.
    [0041] In Übereinstimmungmit einer weiteren Ausführungder vorliegenden Erfindung ist eine DLL-Vorrichtung vorgesehen, welche Folgendesaufweist: einen ersten Taktpuffer zum Empfang eines externen Taktsignals über einennicht-invertierenden Anschluss des ersten Taktpuffers und zum Empfangeines externen Taktbalkensignals über einen invertierenden Anschlussdes ersten Taktpuffers, um dadurch ein erstes Takteingabesignalauszugeben; einen zweiten Taktpuffer zum Empfang des externen Taktbalkensignals über dennicht-invertierenden Anschluss des ersten Taktpuffers und zum Empfangdes externen Taktsignals überden invertierenden Anschluss des ersten Taktpuffers, um dadurchein zweites Takteingabesignal auszugeben; eine Verzögerungsleitungseinheit,welche das erste Takteingabesignal und das zweite Takteingabesignalzur Erzeugung eines ersten verzögertenTaktsignals und eines zweiten verzögerten Taktsignals durch aufeinem ersten Vergleichssignal und einem zweiten Vergleichssignalbasierender Verzögerungdes ersten Takteingabesignals und des zweiten Takteingabesignals empfängt; eineTastkorrektureinheit, welche das erste verzögerte Taktsignal und das zweiteverzögerte Taktsignalzur Erzeugung eines ersten tastkorrigierien Taktsignals und eineszweiten tastkorrigierten Taktsignals durch Verschiebung abfallenderFlanken des ersten verzögertenTaktsignals und des zweiten verzögertenTaktsignals zu einer Mitte der abfallenden Flanken des ersten verzögerten Taktsignalsund des zweiten verzögertenTaktsignals hin empfängt; eineerste Verzögerungsmodelleinheitzur Abschätzungeines währenddes Durchlaufs des ersten tastkorrigierien Signals zu einem Dateneingabe-/ausgabeanschlusshin erzeugten Verzögerungsbetrags undzur Ausgabe eines ersten kompensierten Taktsignals durch Kompensationdes ersten tastkorrigierten Signals, die auf dem geschätzten Verzögerungsbetragbasiert; einen ersten direkten Phasenabtaster zur Erzeugung desersten Vergleichssignals durch Vergleich des ersten Takteingabesignalsmit dem ersten kompensierten Taktsignal; eine zweite Verzögerungsmodelleinheitzur Abschätzungeines währenddes Durchlaufs des zweiten tastkorrigierten Signals zu dem Dateneingabe-/ausgabeanschlusshin erzeugten Verzögerungsbetragsund zur Ausgabe eines zweiten kompensierten Taktsignals durch Kompensationdes zweiten tastkorrigierten Signals, die auf dem geschätzten Verzögerungsbetragbasiert; und einen zweiten direkten Phasenabtaster zur Erzeugungdes zweiten Vergleichssignals durch Vergleich des ersten Takteingabesignalsmit dem zweiten kompensierten Taktsignal.
    [0042] In Übereinstimmungweiterhin mit einer anderen Ausführungsformder vorliegenden Erfindung ist ein Verfahren zum Erzeugen einestastkorrigierten Taktsignals vorgesehen, welches folgende Verfahrensschritteaufweist: Erzeugen eines ersten Takteingabesignals durch Pufferneines externen Taktsignals, welches über einen nicht-invertierendenAnschluss eingegeben wird, und Puffern eines externen Taktbalkensignals,welches übereinen invertierenden Anschluss eingegeben wird; Erzeugen eines zweitenTakteingabesignals durch Puffern des externen Taktbalkensignals,welches überden nicht-invertierenden Anschluss eingegeben wird, und Puffern desexternen Taktsignals, welches überden invertierenden Anschluss eingegeben wird; und Erzeugen des tastkorrigiertenTaktsignals durch Synchronisieren von ansteigenden Flanken des erstenTakteingabesignals und des zweiten Takteingabesignals und Verschiebenihrer abfallenden Flanken zu einer Mitte ihrer abfallenden Flankenhin.
    [0043] In Übereinstimmungmit einer weiteren Ausführungder vorliegenden Erfindung ist ein Verfahren zum Erzeugen einestastkorrigierten Taktsignals vorgesehen, welches folgende Verfahrensschritteaufweist: Erzeugen eines ersten Takteingabesignals durch Pufferneines externen Taktsignals, welches über einen nicht-invertierendenAnschluss eingegeben wird, und Puffern eines externen Taktbalkensignals,welches übereinen invertierenden Anschluss eingegeben wird; Erzeugen eines zweitenTakteingabesignals durch Puffern des externen Taktbalkensignals,welches überden nicht-invertierenden Anschluss eingegeben wird, und Pufferndes externen Taktsignals, welches über den invertierenden Anschlusseingegeben wird; Erzeugen eines ersten verzögerten Taktsignals und eineszweiten verzögerten Taktsignalsdurch Puffern des ersten Takteingabesignals und des zweiten Takteingabesignals;Erzeugen eines ersten tastkorrigierten Taktsignals und eines zweitentastkorrigierten Taktsignals durch Verschieben von abfallenden Flankendes ersten verzögerten Taktsignalsund des zweiten verzögertenTaktsignals zu einer Mitte der abfallenden Flanken hin; Erzeugen einesersten kompensierten Taktsignals durch Kompensieren eines Verzögerungsbetragsdes ersten tastkorrigierten Taktsignals, welcher erzeugt wird, während daserste tastkorrigierte Taktsignal zu einem Dateneingabe-/ausgabeanschlusshin durchläuft;Erzeugen eines ersten Vergleichssignals durch Vergleichen des erstenTakteingabesignals mit dem ersten kompensierten Taktsignal; Erzeugeneines zweiten kompensierten Taktsignals durch Kompensieren einesVerzögerungsbetragsdes zweiten tastkorrigierten Taktsignals, welcher erzeugt wird,währenddas zweite tastkorrigierte Taktsignal zu dem Dateneingabe-/ausgabeanschlusshin durchläuft;und Erzeugen eines zweiten Vergleichssignals durch Vergleichen deszweiten Takteingabesignals mit dem zweiten kompensierten Taktsignal.
    [0044] In Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung ist eine Halbleiterspeichervorrichtungvorgesehen mit: einem ersten Taktpuffer zum Empfang eines externenTaktsignals übereinen nicht-invertierenden Anschluss des ersten Taktpuffers undzum Empfang eines externen Taktbalkensignals über einen invertierenden Anschlussdes ersten Taktpuffers, um dadurch ein erstes Takteingabesignalauszugeben; einem zweiten Taktpuffer zum Empfang des externen Taktbalkensignals über dennicht-invertierenden Anschluss des ersten Taktpuffers und zum Empfangdes externen Taktsignals überden invertierenden Anschluss des ersten Taktpuffers, um dadurchein zweites Takteingabesignal auszugeben; und mit einem Verzögerungsregelkreis,welcher das erste Takteingabesignal und das zweite Takteingabesignalzur Korrektur einer Tastung bzw. eines Tastverhältnisses des externen Taktsignalsempfängt.
    [0045] In Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung ist ein Verfahren zum Erzeugen einestastkorrigierten zweiten Takteingabesignals vorgesehen, welchesfolgende Verfahrensschritte aufweist: Erzeugen eines ersten Takteingabesignalsdurch Puffern eines externen Taktsignals, welches über einennicht-invertierenden Anschluss eingegeben wird, und Puffern einesexternen Taktbalkensignals, welches über einen invertierenden Anschlusseingegeben wird; Erzeugen eines zweiten Takteingabesignals durchPuffern des externen Taktbalkensignals, welches über den nicht-invertierendenAnschluss eingegeben wird, und Puffern des externen Taktsignals,welches überden invertierenden Anschluss eingegeben wird; und Korrigieren einesTastverhältnissesdes externen Taktsignals durch Verwenden des ersten Takteingabesignalsund des zweiten Takteingabesignals.
    [0046] Dieobige Aufgabe und weitere Aufgaben und Merkmale der vorliegendenErfindung werden aus der folgenden Beschreibung von bevorzugten Ausführungenim Zusammenhang mit den beigefügtenZeichnungen deutlich, von denen:
    [0047] 1 ein Blockdiagramm ist,das eine herkömmlicheDLL zeigt;
    [0048] 2 ein Impulsdiagramm ist,welches Vorgängeder in 1 dargestelltenherkömmlichenDLL zeigt;
    [0049] 3 einen schematischen Schaltplanzeigt, der Ausgabeanschlüsseeiner ersten und einer zweiten in 1 gezeigtenVerzögerungsleitungdarstellt;
    [0050] 4 ein Blockdiagramm ist,welches eine DLL in Übereinstimmungmit einer bevorzugten Ausführungsformder vorliegenden Erfindung zeigt;
    [0051] 5 ein Blockdiagramm ist,welches eine DLL in Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung zeigt; und
    [0052] 6 ein Impulsdiagramm ist,welches Vorgängevon in 4 und 5 gezeigten DLLs darstellt.
    [0053] Nachstehendwird ein Verzögerungsregelkreis(DLL) in Übereinstimmungmit der vorliegenden Erfindung im Detail mit Bezugnahme auf diebeigefügtenZeichnungen beschrieben.
    [0054] 4 ist ein Blockdiagramm,welches die DLL in Übereinstimmungmit einer bevorzugten Ausführungsformder vorliegenden Erfindung zeigt.
    [0055] Wiedargestellt ist, weist die DLL Folgendes auf: einen ersten Taktpuffer 410,einen zweiten Taktpuffer 420, eine Verzögerungsleitungseinheit 430, eineTastfehler-Steuereinheit 440, eine erste Verzögerungsmodelleinheit 450,eine zweite Verzögerungsmodelleinheit 470,einen ersten direkten Phasenabtaster 460 und einen zweitendirekten Phasenabtaster 480.
    [0056] DieVerzögerungsleitungseinheit 430 weist Folgendesauf: eine erste Steuereinheit 431, eine erste Verzögerungsleitung 432,eine zweite Steuereinheit 433 und eine zweite Verzögerungsleitung 434;und die Tastfehler-Steuereinheit 440 weist Folgendes auf:einen ersten Phasenmischer 443, einen zweiten Phasenmischer 444,eine Mischer-Steuereinheit 442 und einen ersten Phasenabtaster 441.
    [0057] Vorgänge undAufbauten der Verzögerungsleitung 430,der Tastfehler-Steuereinheit 440, der ersten Verzögerungsmodelleinheit 450,der zweiten Verzögerungsmodelleinheit 470,des ersten direkten Phasenabtasters 460 und des zweitendirekten Phasenabtasters 480 sind die gleichen wie in derherkömmlichenDLL.
    [0058] Dieerfindungsgemäße DLL weistjedoch zwei Taktpuffer zum Empfang eines externen Taktsignals auf,und ein Ausgabeanschluss der zweiten Verzögerungsleitung 434 beinhaltetkeinen Inverter.
    [0059] Jedervon beiden Taktpuffern, nämlichder erste und zweite Taktpuffer 410 und 420, empfängt einexternes Taktsignal CLK und dessen invertiertes Signal, nämlich einexternes Taktbalkensignal CLKB zur Erzeugung eines ersten Takteingabesignalsund eines zweiten Takteingabesignals durch Pufferung der empfangenenSignale. Hierbei sind der erste und der zweite Taktpuffer 410 und 420 identisch.
    [0060] Dererste Taktpuffer 410 empfängt das externe TaktsignalCLK und das externe Taktbalkensignal CLKB jeweils über seinennicht-invertierenden Anschluss (+) und einen invertierenden Anschluss(–) zurAusgabe des ersten Takteingabesignals. Andererseits empfängt derzweite Taktpuffer 420 das externe Taktsignal CLK und dasexterne Taktbalkensignal CLKB jeweils über seinen invertierenden Anschluss(–) undeinen nichtinvertierenden Anschluss (+). Deshalb ist ein Tastverhältnis desersten Takteingabesignals gegensätzlichzu dem des zweiten Takteingabesignals, beispielsweise wenn das Tastverhältnis desersten Takteingabesignals 60% beträgt, beträgt das Tastverhältnis deszweiten Takteingabesignals 40%.
    [0061] Unterdessensind, die von einem Chipset erzeugt und in eine Halbleiterspeichervorrichtungeingegeben werden. Da das externe Taktsignal CLK und das externeTaktbalkensignal CLKB differentielle Taktsignale sind, sind ihrePhasen immer gegensätzlich.
    [0062] Deshalbsind ansteigende Flanken eines ersten und zweiten verzögerten internenTaktsignals intclk1 und intclk2 synchronisiert, die von der ersten undder zweiten Verzögerungsleitung 432 und 434 erzeugtwerden, und ein Tastverhältnisdes ersten verzögertenTaktsignals intclk1 ist gegensätzlichzu dem des zweiten verzögertenTaktsignals intclk2, ungeachtet der Variationen durch einen Herstellungsprozess,eine Spannung oder eine Temperatur.
    [0063] Danachkann ein erstes und ein zweites tastkorrigiertes Taktsignal int_clkund intclk2' miteinem Tastverhältnisvon 50% von der Tastfehler-Steuereinheit 440 erzeugt werden.
    [0064] 5 ist ein Blockdiagramm,welches eine DLL in Übereinstimmungmit einer weiteren Ausführungsformder vorliegenden Erfindung zeigt.
    [0065] Wiedargestellt ist, ist ein Aufbau der in 5 gezeigten DLL der gleiche wie der derin 4 gezeigten DLL.
    [0066] ImGegensatz jedoch zu der in 4 dargestelltenDLL empfängtein erster Taktpuffer 510 das externe TaktbalkensignalCLKB überseinen nicht-invertierenden Anschluss und empfängt auch das externe TaktsignalCLK überseinen invertierenden Anschluss. Ein Betrieb bzw. Vorgang der in 5 gezeigten DLL ist unzweifelhaftder gleiche wie der der in 4 dargestelltenDLL.
    [0067] 6 ist ein Impulsdiagramm,welches Vorgängeder in 4 und 5 gezeigten DLLs darstellt.
    [0068] Wenn,wie gezeigt ist, das externe Taktsignal CLK und das externe TaktbalkensignalCLKB mit gegensätzlichenTastverhältnisseneingegeben werden, wird das erste und das zweite verzögerte interne Taktsignalintclk1 und intclk1 mit gegensätzlichen Tastverhältnissenerzeugt. Danach wird ein Tastverhältnis des externen TaktsignalsCLK korrigiert, um ein Tastverhältnisvon 50% aufzuweisen, indem das erste und das zweite verzögerte interneTaktsignal intclk1 und intclk2 verwendet wird.
    [0069] In Übereinstimmungmit einer weiteren Ausführungsformkann ein Ausgabesignal von dem in 4 gezeigtenersten Taktpuffer 410 an Stelle des externen TaktsignalsCLK in den ersten und zweiten direkten Phasenabtaster 460 und 480 eingegeben werden.
    [0070] In Übereinstimmungmit einer weiteren Ausführungsformkann in gleicher Weise ein Ausgabesignal von dem in 5 gezeigten zweiten Taktpuffer 520 inden ersten und zweiten direkten Phasenabtaster 560 und 580 eingegebenwerden.
    [0071] Zusätzlich können diein 4 und 5 dargestellten ersten und zweiten Taktpufferaußerhalbder in 4 und 5 gezeigten DLLs angeordnetsein.
    [0072] Wieoben beschrieben könnenin Übereinstimmungmit der vorliegenden Erfindung zwei Taktsignale mit gegensätzlichenTastverhältnissenzur Korrektur eines Tastverhältnisseseines Taktsignals ungeachtet der Variationen eines Herstellungsprozesses,einer Spannung oder einer Temperatur erzeugt werden. Zusätzlich weisenzwei in der erfindungsgemäßen DLLeingebrachte Verzögerungsleitungenmit gleichem Aufbau keine koppelnden Inverter an ihren Ausgangsanschlüssen auf;und somit könnenmit größerer Genauigkeitkorrigierte Taktsignale erzeugt werden. Deshalb kann eine Leistungsfähigkeiteiner DLL durch Verwendung der erfindungsgemäßen DLL gesteigert werden.
    [0073] Dievorliegende Anmeldung enthältden Gegenstand bezogen auf die koreanischen Patentanmeldung Nr.2003-76265, angemeldet im Koreanischen Patentamt am 30. Oktober2003, wobei deren gesamter Inhalt hier durch Bezugnahme aufgenommenist.
    [0074] Während dievorliegende Erfindung mit Bezug auf die besonderen Ausführungsformenbeschrieben ist, ist es fürden Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen gemachtwerden können,ohne von dem Gedanken und von dem Bereich der in den folgenden Ansprüchen definiertenErfindung abzuweichen.
    权利要求:
    Claims (19)
    [1] Vorrichtung zur Korrektur eines Tastverhältnisseseines Taktsignals, welche Folgendes aufweist: einen erstenTaktpuffer zum Empfang eines externen Taktsignals über einennichtinvertierenden Anschluss des ersten Taktpuffers und zum Empfangeines externen Taktbalkensignals über einen invertierenden Anschlussdes ersten Taktpuffers, um dadurch ein erstes Takteingabesignalauszugeben; einen zweiten Taktpuffer zum Empfang des externen Taktbalkensignals über dennichtinvertierenden Anschluss des ersten Taktpuffers und zum Empfangdes externen Taktsignals überden invertierenden Anschluss des ersten Taktpuffers, um dadurchein zweites Takteingabesignal auszugeben; und einen Verzögerungsregelkreis(DLL) zum Empfang des ersten Takteingabesignals und des zweitenTakteingabesignals, um dadurch ein tastkorrigiertes Taktsignal zuerzeugen.
    [2] Vorrichtung nach Anspruch 1, wobei das tastkorrigierteTaktsignal mit dem externen Taktsignal durch Synchronisation vonansteigenden Flanken des ersten Takteingabesignals und des zweitenTakteingabesignals und Verschiebung ihrer abfallenden Flanken zueiner Mitte ihrer abfallenden Flanken hin tastkorrigiert und synchronisiertist.
    [3] Vorrichtung nach Anspruch 2, wobei die DLL zwei Verzögerungsleitungenzur jeweiligen Verzögerungdes ersten und des zweiten Takteingabesignals zur Erzeugung destastkorrigierten Taktsignals aufweist.
    [4] Vorrichtung nach Anspruch 2, wobei die DLL Folgendesaufweist: eine Verzögerungsleitungseinheit,welche das erste Takteingabesignal und das zweite Takteingabesignal zurErzeugung eines ersten verzögertenTaktsignals und eines zweiten verzögerten Taktsignals durch auf einemersten Vergleichssignal und einem zweiten Vergleichssignal basierenderVerzögerungdes ersten Takteingabesignals und des zweiten Takteingabesignalsempfängt; eineTastkorrektureinheit, welche das erste verzögerte Taktsignal und das zweiteverzögerteTaktsignal zur Erzeugung eines ersten tastkorrigierien Taktsignalsund eines zweiten tastkorrigierten Taktsignals durch Verschiebungabfallender Flanken des ersten verzögerten Taktsignals und deszweiten verzögerten Taktsignalszu einer Mitte der abfallenden Flanken des ersten verzögerten Taktsignalsund des zweiten verzögertenTaktsignals hin empfängt; eineerste Verzögerungsmodelleinheitzur Abschätzungeines währenddes Durchlaufs des ersten tastkorrigierten Signals zu einem Dateneingabe-/ausgabeanschlusshin erzeugten Verzögerungsbetrags undzur Ausgabe eines ersten kompensierten Taktsignals durch Kompensationdes ersten tastkorrigierten Signals, die auf dem geschätzten Verzögerungsbetragbasiert; einen ersten direkten Phasenabtaster zur Erzeugung desersten Vergleichssignals durch Vergleich des externen Taktsignalsmit dem ersten kompensierten Taktsignal; eine zweite Verzögerungsmodelleinheitzur Abschätzungeines währenddes Durchlaufs des zweiten tastkorrigierten Signals zu dem Dateneingabe-/ausgabeanschlusshin erzeugten Verzögerungsbetragsund zur Ausgabe eines zweiten kompensierten Taktsignals durch Kompensationdes zweiten tastkorrigierten Signals, die auf dem geschätzten Verzögerungsbetragbasiert; und einen zweiten direkten Phasenabtaster zur Erzeugungdes zweiten Vergleichssignals durch Vergleich des externen Taktsignalsmit dem zweiten kompensieren Taktsignal.
    [5] Vorrichtung nach Anspruch 4, wobei die VerzögerungsleitungseinheitFolgendes aufweist: eine erste Steuereinheit zur Erzeugungeines ersten Steuersignals zur Steuerung eines Verzögerungsbetragsbasierend auf dem von dem ersten direkten Phasenabtaster ausgegebenenVergleichssignal; eine erste Verzögerungsleitung zur Erzeugungdes ersten verzögertenTaktsignals durch Verzögerung desersten Takteingabesignals basierend auf dem ersten Steuersignal; einezweite Steuereinheit zur Erzeugung eines zweiten Steuersignals zurSteuerung eines Verzögerungsbetragsbasierend auf dem von dem zweiten direkten Phasenabtaster ausgegebenenzweiten Vergleichssignal; und eine zweite Verzögerungsleitungzur Erzeugung des zweiten verzögertenTaktsignals durch Verzögerung deszweiten Takteingabesignals basierend auf dem zweiten Steuersignal.
    [6] Vorrichtung nach Anspruch 4, wobei die TastkorrektureinheitFolgendes aufweist: einen ersten Phasenabtaster zum Empfanginvertierter Signale des ersten verzögerten Taktsignals und deszweiten verzögertenTaktsignals, um dadurch ein Phasenabtastsignal auszugeben, dessenlogischer Pegel darstellt, welches von den beiden Signalen, nämlich daserste verzögerteTaktsignal oder das zweite verzögerteTaktsignal, eine voreilende abfallende Flanke aufweist; eineMischer-Steuereinheit zur Erzeugung eines Gewichtungswerts, derauf dem Phasenabtastsignal basiert; einen ersten Phasenmischer,welcher einen Wert auf das erste verzögerte Taktsignal anwendet,der durch Subtraktion des Gewichtungswerts von der Zahl 1 gebildetist, und auch den Gewichtungswert auf das zweite verzögerte Taktsignalanwendet, um dadurch das erste tastkorrigierte Taktsignal zu erzeugen;und einen zweiten Phasenmischer, welcher den Gewichtswert aufdas erste verzögerteTaktsignal anwendet und auch den Wert der Subtraktion des Gewichtswertsvon der Zahl 1 auf das zweite verzögerte Taktsignal anwendet,um dadurch das zweite tastkorrigierte Taktsignal zu erzeugen.
    [7] Verzögerungsregelkreis(DLL) zur Korrektur eines Tastverhältnisses eines Taktsignals,mit: einem ersten Taktpuffer zum Empfang eines externen Taktsignals über einennicht-invertierendenAnschluss des ersten Taktpuffers und zum Empfang eines externenTaktbalkensignals übereinen invertierenden Anschluss des ersten Taktpuffers, um dadurchein erstes Takteingabesignal auszugeben; einem zweiten Taktpufferzum Empfang des externen Taktbalkensignals über den nicht-invertierenden Anschlussdes ersten Taktpuffers und zum Empfang des externen Taktsignals über deninvertierenden Anschluss des ersten Taktpuffers, um dadurch einzweites Takteingabesignal auszugeben; einer Verzögerungsleitungseinheit,welche das erste Takteingabesignal und das zweite Takteingabesignal zurErzeugung eines ersten verzögertenTaktsignals und eines zweiten verzögerten Taktsignals basierend aufeinem ersten Vergleichssignal und einem zweiten Vergleichssignalempfängt; einerTastkorrektureinheit, welche das erste verzögerte Taktsignal und das zweiteverzögerteTaktsignal zur Erzeugung eines ersten tastkorrigierten Taktsignalsund eines zweiten tastkorrigierten Taktsignals durch Verschiebungvon abfallenden Flanken des ersten verzögerten Taktsignals und deszweiten verzögertenTaktsignals zu einer Mitte der abfallenden Flanken des ersten verzögerten Taktsignalsund des zweiten verzögertenTaktsignals hin empfängt; einerersten Verzögerungsmodelleinheitzur Abschätzungeines währenddes Durchlaufs des ersten tastkorrigierten Signals zu einem Dateneingabe-/ausgabeanschlusshin erzeugten Verzögerungsbetrags undzur Ausgabe eines ersten kompensierten Taktsignals durch Kompensationdes ersten tastkorrigierten Signals, die auf dem geschätzten Verzögerungsbetragbasiert; einem ersten direkten Phasenabtaster zur Erzeugungdes ersten Vergleichssignals durch Vergleich des ersten Takteingabesignalsmit dem ersten kompensierten Taktsignal; einer zweiten Verzögerungsmodelleinheitzur Abschätzungeines währenddes Durchlaufs des zweiten tastkorrigierten Signals zu dem Dateneingabe-/ausgabeanschlusshin erzeugten Verzögerungsbetragsund zur Ausgabe eines zweiten kompensierten Taktsignals durch Kompensationdes zweiten tastkorrigierten Signals, die auf dem geschätzten Verzögerungsbetragbasiert; und mit einem zweiten direkten Phasenabtaster zurErzeugung des zweiten Vergleichssignals durch Vergleich des erstenTakteingabesignals mit dem zweiten kompensierten Taktsignal.
    [8] DLL nach Anspruch 7, wobei die VerzögerungsleitungseinheitFolgendes aufweist: eine erste Steuereinheit zur Erzeugungeines ersten Steuersignals zur Steuerung eines Verzögerungsbetragsbasierend auf dem von dem ersten direkten Phasenabtaster ausgegebenenVergleichssignal; eine erste Verzögerungsleitung zur Erzeugungdes ersten verzögertenTaktsignals durch Verzögerung desersten Takteingabesignals basierend auf dem ersten Steuersignal; einezweite Steuereinheit zur Erzeugung eines zweiten Steuersignals zurSteuerung eines Verzögerungsbetragsbasierend auf dem von dem zweiten direkten Phasenabtaster ausgegebenenzweiten Vergleichssignal; und eine zweite Verzögerungsleitungzur Erzeugung des zweiten verzögertenTaktsignals durch Verzögerung deszweiten Takteingabesignals basierend auf dem zweiten Steuersignal, wobeidie erste und die zweite Verzögerungsleitung identischausgebildet sind.
    [9] DLL nach Anspruch 7, wobei die TastkorrektureinheitFolgendes aufweist: einen ersten Phasenabtaster zum Empfanginvertierter Signale des ersten verzögerten Taktsignals und deszweiten verzögertenTaktsignals, um dadurch ein Phasenabtastsignal auszugeben, dessenlogischer Pegel darstellt, welches von den beiden Signalen, nämlich daserste verzögerteTaktsignal oder das zweite verzögerteTaktsignal, eine voreilende abfallende Flanke aufweist; eineMischer-Steuereinheit zur Erzeugung eines Gewichtungswerts, derauf dem Phasenabtastsignal basiert; einen ersten Phasenmischer,welcher einen Wert auf das erste verzögerte Taktsignal anwendet,der durch Subtraktion des Gewichtungswerts von der Zahl 1 gebildetist, und auch den Gewichtungswert auf das zweite verzögerte Taktsignalanwendet, um dadurch das erste tastkorrigierte Taktsignal zu erzeugen;und einen zweiten Phasenmischer, welcher den Gewichtswert aufdas erste verzögerteTaktsignal anwendet und auch den Wert der Subtraktion des Gewichtswertsvon der Zahl 1 auf das zweite verzögerte Taktsignal anwendet,um dadurch das zweite tastkorrigierte Taktsignal zu erzeugen.
    [10] DLL nach Anspruch 7, wobei die erste Verzögerungsmodell-und die zweite Verzögerungsmodelleinheiteinen Verzögerungswertdes ersten Taktpuffers aufweist.
    [11] Verfahren zum Erzeugen eines tastkorrigierten Taktsignalsdurch Verwenden eines Verzögerungsregelkreises(DLL), welches folgende Verfahrensschritte aufweist: Erzeugeneines ersten Takteingabesignals durch Puffern eines externen Taktsignals,welches übereinen nicht-invertierenden Anschluss eingegeben wird, und Pufferneines externen Taktbalkensignals, welches über einen invertierenden Anschlusseingegeben wird; Erzeugen eines zweiten Takteingabesignalsdurch Puffern des externen Taktbalkensignals, welches über dennicht-invertierenden Anschluss eingegeben wird, und Puffern desexternen Taktsignals, welches überden invertierenden Anschluss eingegeben wird; und Erzeugendes tastkorrigierten Taktsignals durch Synchronisieren von ansteigendenFlanken des ersten Takteingabesignals und des zweiten Takteingabesignalsund Verschieben ihrer abfallenden Flanken zu einer Mitte ihrer abfallendenFlanken hin.
    [12] Verfahren nach Anspruch 9, wobei der Verfahrensschrittzum Erzeugen des tastkorrigierten Taktsignals folgende Teilschritteaufweist: Erzeugen eines ersten verzögerten Taktsignals und eineszweiten verzögertenTaktsignals durch Puffern des ersten Takteingabesignals und deszweiten Takteingabesignals; Erzeugen eines ersten tastkorrigiertenTaktsignals und eines zweiten tastkorrigierten Taktsignals durch Verschiebenvon abfallenden Flanken des ersten verzögerten Taktsignals und deszweiten verzögerten Taktsignalszu einer Mitte der abfallenden Flanken hin; Erzeugen einesersten kompensierten Taktsignals durch Kompensieren eines Verzögerungsbetrags desersten tastkorrigierten Taktsignals, welcher erzeugt wird, während daserste tastkorrigierte Taktsignal zu einem Dateneingabe-/ausgabeanschlusshin durchläuft; Erzeugeneines ersten Vergleichssignals durch Vergleichen des ersten Takteingabesignalsmit dem ersten kompensierten Taktsignal; Erzeugen eines zweitenkompensierten Taktsignals durch Kompensieren eines Verzögerungsbetrags deszweiten tastkorrigierten Taktsignals, welcher erzeugt wird, während daszweite tastkorrigierte Taktsignal zu dem Dateneingabe-/ausgabeanschlusshin durchläuft;und Erzeugen eines zweiten Vergleichssignals durch Vergleichendes externen Taktsignals mit dem zweiten kompensierten Taktsignal.
    [13] Verfahren nach Anspruch 12, wobei der Verfahrensschrittzum Erzeugen des ersten verzögerten Taktsignalsund des zweiten verzögertenTaktsignals folgende Teilschritte aufweist: Erzeugen einesersten Steuersignals zum Steuern eines Verzögerungsbetrags basierend aufdem ersten Vergleichssignal; Erzeugen des ersten verzögerten Taktsignalsdurch Verzögerndes ersten Takteingabesignals füreine vorher festgelegte Zeit basierend auf dem ersten Steuersignal; Erzeugeneines zweiten Steuersignals zum Steuern eines Verzögerungsbetragsbasierend auf dem zweiten Vergleichssignal; und Erzeugen deszweiten verzögertenTaktsignals durch Verzögerndes zweiten Takteingabesignals füreine vorher festgelegte Zeit basierend auf dem zweiten Steuersignal.
    [14] Verfahren nach Anspruch 12, wobei der Verfahrensschrittzum Erzeugen des ersten tastkorrigierten Taktsignals und des zweitentastkorrigierten Taktsignals folgende Teilschritte aufweist: Erzeugeneines Phasenabtastsignals, das festlegt, welches der verzögerten Taktsignale,nämlichdas erste verzögerteTaktsignal oder das zweite verzögerteTaktsignal, eine voreilende abfallende Flanke aufweist; Erzeugeneines Gewichtungswerts, der auf dem Phasenabtastsignal basiert; Erzeugendes ersten tastkorrigierten Signals durch Anwenden eines aus einerSubtraktion des Gewichtswerts von der Zahl 1 erhaltenen Werts aufdas erste verzögerteTaktsignal und Anwenden des Gewichtungswerts auf das zweite verzögerte Taktsignal; und Erzeugendes zweiten tastkorrigierten Signals durch Anwenden des Gewichtswertsauf das erste verzögerteTaktsignal und Anwenden des aus einer Subtraktion des Gewichtswertsvon der Zahl 1 erhaltenen Werts auf das zweite verzögerte Taktsignal.
    [15] Verfahren zum Erzeugen eines tastkorrigierten Taktsignalsdurch Verwenden eines Verzögerungsregelkreises(DLL), mit folgenden Verfahrensschritten: Erzeugen eines erstenTakteingabesignals durch Puffern eines externen Taktsignals, welches über einennicht-invertierenden Anschluss eingegeben wird, und Puffern einesexternen Taktbalkensignals, welches über einen invertierenden Anschlusseingegeben wird; Erzeugen eines zweiten Takteingabesignalsdurch Puffern des externen Taktbalkensignals, welches über dennicht-invertierenden Anschluss eingegeben wird, und Puffern desexternen Taktsignals, welches überden invertierenden Anschluss eingegeben wird; Erzeugen einesersten verzögertenTaktsignals und eines zweiten verzögerten Taktsignals durch Puffern desersten Takteingabesignals und des zweiten Takteingabesignals; Erzeugeneines ersten tastkorrigierten Taktsignals und eines zweiten tastkorrigiertenTaktsignals durch Verschieben von abfallenden Flanken des erstenverzögertenTaktsignals und des zweiten verzögerten Taktsignalszu einer Mitte der abfallenden Flanken hin; Erzeugen einesersten kompensierten Taktsignals durch Kompensieren eines Verzögerungsbetrags desersten tastkorrigierten Taktsignals, welcher erzeugt wird, während daserste tastkorrigierte Taktsignal zu einem Dateneingabe-/ausgabeanschlusshin durchläuft; Erzeugeneines ersten Vergleichssignals durch Vergleichen des ersten Takteingabesignalsmit dem ersten kompensierten Taktsignal; Erzeugen eines zweitenkompensierten Taktsignals durch Kompensieren eines Verzögerungsbetrags deszweiten tastkorrigierien Taktsignals, welcher erzeugt wird, während daszweite tastkorrigierte Taktsignal zu dem Dateneingabe-/ausgabeanschlusshin durchläuft;und Erzeugen eines zweiten Vergleichssignals durch Vergleichendes zweiten Takteingabesignals mit dem zweiten kompensierten Taktsignal.
    [16] Verfahren nach Anspruch 15, wobei der Verfahrensschrittzum Erzeugen des ersten verzögerten Taktsignalsund des zweiten verzögertenTaktsignals folgende Teilschritte aufweist: Erzeugen einesersten Steuersignals zum Steuern eines Verzögerungsbetrags basierend aufdem ersten Vergleichssignal; Erzeugen des ersten verzögerten Taktsignalsdurch Verzögerndes ersten Takteingabesignals füreine vorher festgelegte Zeit basierend auf dem ersten Steuersignal; Erzeugeneines zweiten Steuersignals zum Steuern eines Verzögerungsbetragsbasierend auf dem zweiten Vergleichssignal; und Erzeugen deszweiten verzögertenTaktsignals durch Verzögerndes zweiten Takteingabesignals füreine vorher festgelegte Zeit basierend auf dem zweiten Steuersignal.
    [17] Verfahren nach Anspruch 15, wobei der Verfahrensschrittzum Erzeugen des ersten tastkorrigierten Taktsignals und des zweitentastkorrigierten Taktsignals folgende Teilschritte aufweist: Erzeugeneines Phasenabtastsignals, das festlegt, welches der verzögerten Taktsignale,nämlichdas erste verzögerteTaktsignal oder das zweite verzögerteTaktsignal, eine voreilende abfallende Flanke aufweist; Erzeugeneines Gewichtungswerts, der auf dem Phasenabtastsignal basiert; Erzeugendes ersten tastkorrigierten Signals durch Anwenden eines aus einerSubtraktion des Gewichtswerts von der Zahl 1 erhaltenen Werts aufdas erste verzögerteTaktsignal und Anwenden des Gewichtungswerts auf das zweite verzögerte Taktsignal; und Erzeugendes zweiten tastkorrigierten Signals durch Anwenden des Gewichtswertsauf das erste verzögerteTaktsignal und Anwenden des aus einer Subtraktion des Gewichtswertsvon der Zahl 1 erhaltenen Werts auf das zweite verzögerte Taktsignal.
    [18] Halbleiterspeichervorrichtung mit der Fähigkeitder Korrektur eines Tastverhältnisseseines Taktsignals, mit: einem ersten Taktpuffer zum Empfangeines externen Taktsignals übereinen nicht-invertierendenAnschluss des ersten Taktpuffers und zum Empfang eines externenTaktbalkensignals übereinen invertierenden Anschluss des ersten Taktpuffers, um dadurchein erstes Takteingabesignal auszugeben; einem zweiten Taktpufferzum Empfang des externen Taktbalkensignals über den nicht-invertierenden Anschlussdes ersten Taktpuffers und zum Empfang des externen Taktsignals über deninvertierenden Anschluss des ersten Taktpuffers, um dadurch einzweites Takteingabesignal auszugeben; und mit einem Verzögerungsregelkreis,welcher das erste Takteingabesignal und das zweite Takteingabesignal zurKorrektur einer Tastung bzw. eines Tastverhältnisses des externen Taktsignalsempfängt.
    [19] Verfahren zum Verarbeiten eines Taktsignals in einerHalbleiterspeichervorrichtung, die einen Verzögerungsregelkreis aufweist,mit folgenden Verfahrensschritten: Erzeugen eines ersten Takteingabesignalsdurch Puffern eines externen Taktsignals, welches über einennicht-invertierenden Anschluss eingegeben wird, und Puffern einesexternen Taktbalkensignals, welches über einen invertierenden Anschlusseingegeben wird; Erzeugen eines zweiten Takteingabesignalsdurch Puffern des externen Taktbalkensignals, welches über dennicht-invertierenden Anschluss eingegeben wird, und Puffern desexternen Taktsignals, welches überden invertierenden Anschluss eingegeben wird; und Korrigiereneines Tastverhältnissesdes externen Taktsignals durch Verwenden des ersten Takteingabesignalsund des zweiten Takteingabesignals.
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    申请号 | 申请日 | 专利标题
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